* * * * * * * * * * * * * *設置_ DONT _觸摸和設置_ DONT _觸摸_網絡* * * * * * * * * * * *
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在合成的過程中，為了防止DC工具自動優化壹些我們不希望他們優化的模塊(比如CLK)，我們通常會設置set_ideal_network和set _ don _ touch。我理解前者忽略了timing_report時的延遲，後者防止DC插入緩沖區。
那麽，dont_touch的屬性可以通過邏輯嗎？
set_dont_touch和set_dont_touch_network有什麽區別？為什麽壹般認為set_dont_touch_network會導致未知問題，不推薦使用？
對於ideal_net的這個屬性，是否意味著直接忽略延遲，忽略DRC？如果clk設置為ideal_net，是不是就沒必要設置dont_touch了？
我說的有點混亂。請給我技術支持。我很感激！！
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Set _ don _ touch不通過邏輯，可用於單元、網絡、參照和設計。妳可以在任何妳不想讓DC碰它的地方使用它。
Set _ don _ touch _ network可以通過邏輯，可以用於時鐘，引腳，或者端口，小於上述範圍。當妳對設計不是很熟悉的時候，這種屬性可能會蔓延到妳不想要的地方。
理想_網，顧名思義，就是把這個網完全理想化——無限的驅動能力，沒有延遲。有時它與上面的命令壹起使用。當妳知道它們的意思時，如何使用它們取決於妳的目的和妳得到的結果。
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對於Ideal_net屬性，在設置時有壹個no_propagate屬性。有必要給網設置這個防止其穿越邏輯嗎？所以如果我設置了壹個pin，不加no_propagate，可以跨越邏輯嗎？
在創建clock的時候，我看到它會自動設置為ideal_net，但是它還是會計算延遲。是因為時鐘路徑有邏輯原因嗎？
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集合_理想_網絡=集合_理想_網絡-不傳播
如果用時鐘網作為數據，會有延遲，因為掛在網上的clk管腳的負載不是理想網本身。
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我壹般理解，創建clk的時候，默認會是理想網，但是當clk連接到數據通路的時候，D端會考慮我的clk上的負載，但是不會影響clk的理想網的性質。
如果我的clk需要壹個門來做門控，門控後的時鐘也有很大的扇出，那麽為了忽略延遲，我需要為門控後的clk重新定義理想網嗎？因為理想網無法跨越邏輯。
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如果妳的CG集成了壹個好的標準單位，它會自動繼承ideal的屬性。
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定時裝置的輸入端口到數據端口。
所需時間= T2+t latency-t確定性_ setup-t設置。
到達時間= t 1+t延遲+t輸入_延遲+t邏輯2。
時序設備的輸出引腳到輸出端口
上圖中:
所需時間= T2+t latency-toutput _ delay-tun肯定性_ setup。
到達時間= t 1+t latency+t cell+tlogic 5。
計時裝置到計時裝置
在小路上？細胞？延遲什麽？輸入_轉換？然後呢。Output_load(包括fanout？pin？開？負載)的決定，這可以通過檢查儀表讀數來獲得。
然後呢。網？延遲是什麽？網？開？r，？c？決定了。布線前不知道實際布局？r，？c？多少錢？dc？根據互聯模型(set_wire_load_model)？r，？丙.然後根據妳得到的信息。r，？c？算算？網？Delay on: Net_delay=R*C*OC系數在哪裏？OC？是否根據運行環境設置(set_opearting_conditions)？Rc樹模型。
通用工藝庫有三種運行環境，分別是最差、典型和最佳，分別是最差、典型和最差。
T=4，周期為4，Tdata為2，兩個clk同時到達，slack=4-2=2，
設置檢查意味著latch和lauch相隔壹個時鐘周期，而hold檢查在同壹時鐘沿。
input_transition輸入信號的轉換時間可以采用兩個約束:
1直接設置轉換時間。
設置輸入轉換0.1[獲取端口A]
2通過設置輸入驅動能力，驅動能力越大，轉換時間越短，驅動能力越小，轉換時間越長。
Set_drive或set_driving_cell。
壓擺率與轉換時間的關系
首先我想解釋壹下，slew和transition其實不是獨立的詞。在許多教科書中，壹般會出現兩個短語，即壓擺率和轉換時間。
壓擺率，信號變化的速率。
過渡時間，信號變化的持續時間。
在靜態時序分析(STA)中，上升或下降波形通常由壓擺率表示。轉換時間用於記錄該信號在兩個電平之間的轉換時間。
需要註意的是，轉換時間實際上是壓擺率的倒數。轉換時間越長，壓擺率越低，反之亦然。
上圖顯示了壹些CMOS器件的輸出波形。理想情況下，我們期望得到壹個完美的方波，但這顯然不夠現實。實際上，由於電容的充放電，壹個數字信號的波形往往有壹個上升和下降的電壓緩沖區間。
為了給這樣的波形提供能量，我們近似使用線性上升或下降信號來模擬真實信號波形。需要註意的是，在真實的信號波形中，無論是上升還是下降，都會有壹段時間的線性區域。
這個線性區域的起點和終點可能因為壹些估計模型而不同。在STA中，我們有時會采用寬松的約束模式，比如20%/80%，10%/90%。
當然，我們也可以采用更激進的模式，比如30%/70%。
在線性時間序列模型中，通過時間序列單元的信號可能產生兩個新的信號波形。
當輸出信號的壓擺率快於輸入信號的壓擺率時，即躍遷時間縮短，說明這個單元對這個信號起到了增強驅動的作用。
反之，當輸出信號的壓擺率比輸入信號的壓擺率慢時，躍遷時間變長，說明這個單元起到了削弱這個信號驅動的作用。可能的原因是該機組的輸出帶動了較大的負載。
因此，當我們要描述壹個信號電平的變化時，記得用壓擺率來表示速度，用躍遷時間來描述持續時間。
對於cell的延遲，根據input_transition和out_load對應的查找表計算dc。
對於網絡的延遲，根據fanout_length和wire_load_model中的電阻、電容、面積的查找表來計算dc。
負載其實有兩個概念，壹個是阻性負載，當妳提供足夠的驅動力時才能正確輸出，否則電壓會錯；另壹種是容性負載，壹般在系統中，與系統能運行的速度有關。
驅動力大的輸出可以承載更大的負載。從這個意義上來說，認為駕駛=載重是可以理解的。但其實兩個概念還是有壹些區別的，側重點不同。妳上面也引用了“電路的負載容量是下壹級負載(即電容)之和”，這是兩個完全不同的維度，怎麽可能相同呢？在系統設計中，假設妳需要以10MHz的頻率運行，妳需要10mA的驅動力，那麽在同樣的容性負載上，妳需要20mA的驅動力才能以20MHz的頻率運行。
原文鏈接:blogs.com/lantingyu/p/10782978.html