為了掌握無線火災監控系統的核心技術，建立具有自主知識產權的軟硬件平臺，推動我國無線火災監控系統的發展，有必要開發壹種用於無線火災監控系統的微處理器。本文完成了火災探測系統專用微控制器芯片的物理設計。
1 SW-A芯片的架構
SW-A芯片是基於ARM Cortex-M0的無線火災探測系統專用數模混合控制器芯片。總線采用AMBA AHB和APB雙總線架構，工作頻率最高可達50 MHz，支持多級內部分頻，待機狀態下也能以極低頻率運行。內置8通道ADC，高采樣率12位，可直接對8個傳感器(如溫度傳感器、煙霧傳感器、光強傳感器等)的信號進行采樣、轉換和保存。)最多反過來。檢測主程序可以任意讀取目標傳感器對應的采樣數據進行處理，判斷是否有火災發生。
內置18 KBSRAM可靈活切換用作FLASH和RAM，滿足火災監控和存儲簡單處理程序的要求。支持ISP(在系統編程)操作和IAP(在應用編程)操作，不僅方便火災監控主程序的更新升級，也方便軟件編程優化。接口包括工業標準UART接口、SSI通信接口(支持SPI、MicroWire和SSI協議)、三組(6通道)PWM。豐富的接口和功能模塊使得這款芯片在功能擴展方面潛力巨大。
2 SW-A芯片的物理設計
2.1物理設計流程
SW-A芯片的物理設計是借助Synopsys的EDA工具IC編譯器進行的，采用了IC編譯器的典型設計流程。基於臺積電)180納米CMOS工藝。在物理設計準備就緒(設計邏輯庫、設置物理庫、設置TLU-Plus相關文件、設置讀入門級網表和標準延遲約束)之後，可以開始物理設計，並且可以依次完成設計規劃、布局、時鐘樹合成、布線和芯片完成。
2.2設計規劃
設計規劃是芯片物理設計中非常重要的壹步。它主要包括平面圖和動力裝置。
通常，在布局開始之前，設計師往往需要花大量的時間在平面布置圖和動力平面圖上。設計方案的好壞直接決定了芯片的功耗、標準單元的擁塞、時序的收斂、電源的穩定等。因此，設計規劃是整個物理設計過程中最重復和最手工的步驟。
平面布置圖應完成IO布置、焊盤布局、宏(包括模擬模塊、存儲單元等。)定位和芯片形狀，擁塞和區域設置。作為面向用戶的控制芯片，IO的布局必須綜合考慮用戶的需求和設計要求，不同功能焊盤的縱橫尺寸也不同。本文將垂直和水平方向尺寸都較大的焊盤放在芯片的南北兩側，將壹個方向尺寸較小的焊盤放在芯片的東西兩側，尺寸較大的焊盤面向南北(見圖2(a))。與在芯片周圍的兩個方向上放置大尺寸的焊盤相比(見圖2(b))，這種設計非常有效地減小了芯片的面積。
需要在該芯片中定位宏包括SRAM、ROM、ADC和ANALOG_TOP。在本文中，考慮到它們與IO的關系，它們位於芯片周圍，這樣可以在芯片中預留壹個空白區域來放置標準單元。為了保證宏、焊盤和標準單元之間的互連線，每個宏的周圍只有壹個空白區域，任何情況下都不允許在這個區域放置標準單元。具體命令如下:
在該芯片中，在放置標準單元和宏的核心區域和用於放置電源環和互連線的焊盤之間設計了40微米的保留區域。為了防止標準單元重疊，該命令可以確保標準單元只能放置在高度大於10μ m的通道中..芯片布局設置完成後，命令creat_fp_placement可用於預布局。該芯片采用臺積電180納米工藝設計生產。要求工作電壓為1.8 V，可容忍的最大電壓波動為10%。因此，在規劃電源時，本文綜合考慮了芯片的電源需求、互連線引起的IR-Drop以及電源網絡面積小等因素，設計了兩個電源環。通過對分析電源網絡的分析，本設計的最大壓降為29.7 mV。圖3(a)顯示了芯片的設計方案，圖3(b)顯示了芯片的壓降分布。
2.3布局
布局是芯片物理設計成敗的關鍵。布局的主要任務是完成設計中標準單元的布局和修復設置時間。在正式開始布局之前，需要使用check_physical_design命令檢查布局準備是否完成，並且必須保證所有硬宏和IO的位置固定；設計中的所有邏輯引腳與物理引腳壹壹對應；所有邏輯單元都有相應的物理單元；設計中所有單元的尺寸都是固定的。為了便於互連布線，在放置標準單元之前，可以將芯片中的特定區域設置為位置限制區域。ICC工具有各種限制，比如禁止在粗糙布局中放置標準單元，只允許在布局優化中放置標準單元，只允許布線等。在本設計中，設置了幾個布局限制區域，以便於ADC、ANALOG_TOP和IO之間的連接(見圖4(a))。
布局準備就緒後，可以使用命令place_opt創建帶有附加約束的布局。該命令執行粗略布局、高扇出網絡綜合和物理優化，直到合法化。通過前三步確定單元的位置(見圖4(b))，通過合法化最終將標準單元放置在計算的位置。本文中物理設計的具體命令如下:
需要工具來修復除關鍵時鐘路徑之外的其他區域，這需要高度的努力。通過選項“-擁塞”控制工具盡可能降低芯片的擁塞程度，方便後續布線，通過選項“-power-er”控制工具優化泄漏功耗、動態功耗和低功耗布局。
版圖完成後，芯片的面積利用率如表1所示，擁擠度在0.625-0.875之間。擁塞程度適中，不會因為芯片利用率低而浪費芯片面積，因為過度擁塞導致後續設計困難甚至重新設計。
2.4時鐘樹合成
時鐘樹綜合的主要任務之壹是將時鐘偏差控制在可接受的範圍內，保證芯片的高效無錯運行。該芯片的時鐘樹綜合策略如下:clock-cts、clock-psyn和clock-route。時鐘樹的邏輯綜合階段只完成兩個任務:通過計算每個時鐘路徑上的延遲，得到要插入的緩沖器(反相器)的位置和大小(由-only_cts命令選項控制)；由於時鐘網絡的功耗占總功耗的比例非常大，所以在時鐘樹綜合時必須進行功耗優化(-power)，這個階段不進行布線。具體命令如下:
在時鐘樹的物理綜合階段，將插入的緩沖器放置在準確的位置，提取RC，參考延遲約束文件(SDC)檢查時鐘網絡的最大插入延遲、最小插入延遲、最大時鐘偏差和最大轉換時間，修復設計中的hold違例。為了方便非時鐘網絡的布線，此時需要增加-ar-ea_recovery選項，以減少布線面積，現階段功耗仍然是優化的。在完成時鐘樹布線時，本文使用arnoldi模型精確計算時鐘樹的延遲，並使用15循環叠代法進行時鐘布線。表2顯示了該設計在時鐘合成之前的時序。顯然，有許多關鍵路徑和許多設置時間沖突。時鐘樹合成完成後，檢查時鐘，沒有發現時鐘違規，說明時鐘樹合成完成。
2.5布線和芯片完成
在本文中，路由及其優化是分開進行的。首先，在初始布線階段完成全局布線、細節布線和搜索與校正。修復)，然後用拓撲算法優化布線，同時優化電流泄漏功耗。為了防止天線效應的發生，芯片被設計成在完成階段修復天線效應。此時，芯片中仍有空白區域，需要填充filer以滿足DRC的要求。圖5顯示了芯片的物理設計布局，表3顯示了芯片的面積和功耗。可以看出總面積為2 794 371.012 703 μm2，總功耗為11.635 4 mW。經過仿真，證明該芯片在50 MHz的時鐘頻率下正常工作，達到了設計要求，證明了設計的正確性和有效性。
3結論
本文基於臺積電180 nm工藝，完成了壹款用於無線火災監控系統的微處理器芯片的物理設計。通過不同的策略完成芯片的版圖、布局、時鐘樹綜合和布線，得到芯片的版圖、面積和功耗的報告。經過物理設計，芯片的各項設計指標都達到了設計要求，證明了芯片物理設計的正確性。