Verilog鍵盤掃描程序的testbench怎麽寫？

modulemul3_testbench;//定義壹個沒有輸入輸出端口的測試平臺rega2,a1,a0,b2,b1,b0;//被測模塊的input端口，改為對應的reg寄存器做輸入信號wirep5,p4,p3,p2,p1,p0;//被測模塊的output端口，改為對應的wire型initialbegin//初始化所有輸入信號的寄存器值a2=0;a1=0;a0=0;b2=0;b1=0;b0=0;#50//壹般延遲較長時間後，應該使復位信號不復位系統正常工作，但妳沒有復位信號end//初始化模塊結束後壹般時序電路仿真是產生時鐘信號，//這是純組合邏輯沒有時鐘信號就省略了//然後就可以根據妳所需要驗證的功能在此位置編寫initial塊或always塊給reg型//的輸入信號賦值的相關邏輯，觀察wire型輸入信號的值//---------------------------調用被測對象，格式如壹般元件調用-------------------mul3DUT(.a2(a2),.a1(a2),.a0(a0),.b2(b2),.b1(b2),.b0(b0),.p5(p5),.p4(p4),.p3(p3),.p2(p2),.p1(p1),.p0(p0));endmodule//最後的提示，妳的程序裏定義了整數型變量，其實是不好的用法，甚至不能被正確綜合，//可以用等值的reg型變量來替代，即使妳定義成整數型，實際上也是被綜合成reg型的，//另外，壹般可綜合代碼中最好不要用for語句，個人認為妳的代碼會完全功能不正常的