面向高成品率設計的EDA技術
成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰之壹。如何在研發高性能IC?同時保證較高的成品率已成為近年來學術界及工業界關註的熱點問題。?壹?芯片成品率在電子產品生產中,成品率問題由於與生產成本以及企業利潤直接相關,壹直以來受到業界的廣泛關註。如果產品的成品率過低,將會使生產成本陡然上升,不僅造成企業利潤減少,而且還會降低產品的市場競爭力,甚至造成整個產品項目的失敗。?成品率問題的重要性同樣也體現在作為電子產品及IT?產業的支撐產業——集成電路(IC)的設計和生產中。而且,在IC?的設計和生產中成品率問題顯得更加突出,這主要與IC?設計及制造的特點有關。首先,集成電路生產工藝十分復雜,壹個芯片的產生往往要經過幾十甚至上百道工藝步驟,生產周期較長,在整個制造過程中任何壹個工藝步驟上的偏差都將會對產品成品率造成影響。其次,集成電路生產的投資巨大,壹條普通生產線往往需上億美元,先進生產線的造價更是驚人。如果流片的成品率過低(30%以下),將缺乏市場競爭力,難以付諸批量生產。?成品率問題目前已成為影響IC?設計及制造企業投資風險的關鍵因素之壹。因此,許多IC?開發項目甚至不惜適當降低IC?的性能指標來滿足成品率的要求,這樣至少可以使產品進入市場收回投資。?近年來,IT?產業的迅猛發展,為了追求IT?產品的高性能及便捷性,IC?規模不斷擴大,特征線寬不斷縮小,當前國際上CMOS?的主流工藝已由幾年前0.25μm?降至0.10μm?以下。90?納米及60?納米生產線正在成為下壹代主流生產線,而成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰之壹。而且,隨著無線產品的大量應用,對帶寬及器件響應速度也提出了更高的要求,高性能的射頻集成電路及微波單片集成電路(RFIC、MMIC)的研發以及新材料、新工藝、新器件的大量采用為IC?設計帶來了前所未有的挑戰。這些因素大大增加了IC?制造過程中的不確定性,使得IC?產品的成品率更加難以控制。由於成品率問題的重要性,在當前的IC?研發中,對成品率問題的考慮已滲透到IC?設計制造的各個階段。如何在研發高性能IC?同時保證較高的成品率已成為近年來學術界及工業界關註的熱點問題。?二?借助EDA?技術提高成品率?影響IC?成品率的因素有很多,但主要來自兩個方面:第壹是工藝線水平、材料特性及環境的影響。在IC?制造過程中如果工藝線不穩定,將會導致制造結果與設計的偏差,使成品率降低。同時,不同材料有著不同的加工工藝,加工難度也不壹樣,材料特性也是影響成品率的重要因素。而環境因素如溫度、濕度等也會對IC?的品質造成影響,從而引起成品率降低。在工藝方面最突出的就是缺陷對成品率的影響。缺陷是由於IC?工藝線不穩定,使理想的IC?結構發生變化,如金屬條變形、粉塵顆粒與冗余物的出現等。針對這些問題主要通過改進、調整工藝線、進行工藝過程控制(SPC)來解決。?第二是來自設計方面的影響。如果在IC?設計中參數設計不合理,則會導致IC?性能上的缺陷,造成成品率過低。同樣在結構設計方面的不合理也會造成成品率問題。針對此類問題主要通過改進參數及結構設計,增加冗余結構設計等方法改善成品率。除了工藝線的調整與控制需完全在制造階段考慮外,其他有關成品率問題都可在IC?設計階段予以解決或者改善。由於在設計階段對成品率的問題進行充分考慮,可以有效避免成品率問題帶來的風險,因此面向高成品率設計的EDA?技術日益受到的重視。?目前,無論在工藝方面還是設計方面就利用EDA?技術提高成品率設計提出了許多有效的方法。這些方法主要的目的是解決以下三個問題:?1.減小設計與制造間的誤差。?主要是指由於工藝、材料、環境等因素的影響造成的誤差,主要通過改進工藝線、改善材料及環境、提高模型精度(建立考慮多種因素的元器件仿真模型)等達到使設計參數與加工後的參數基本壹致。例如,在超深亞微米工藝下利用統計學技術,通過對測試數據進行統計學分析及Monte?Carlo?仿真,針對參數偏差及失效點(缺陷)的統計分布特點建立統計學模型,以及在此基礎進行靈敏度分析、成品率分析、優化以有效提高成品率;又如利用OPC(光學校正)技術,可對在光刻過程中產生的與原設計不壹致的不規則幾何圖形進行校正,以減小與原設計的誤差。再如超深亞微米工藝下,隨著頻率提高、特征尺寸減小帶來互連線的各種高頻效應,由此產生了信號完整性等許多復雜的問題,導致設計參數的偏離。建立有效的互連線模型和實現互連線網快速模擬,這也是面向高成品率設計目前亟待解決的壹個重要問題。?2.成品率估計。?即在投片生產之前,根據工藝及設計的具體情況,利用EDA?工具對成品率進行預測,如果成品率達不到預定指標,則需采取進壹步改進設計、調整工藝等措施,提高成品率,降低投資風險。如在超大規模集成電路(VLSI)設計中,為了避免工藝缺陷對成品率的影響,通過對缺陷的統計分布情況進行分析,從中得出成品率估計結果。?3.成品率優化。?在成品率較低的情況下,采用壹些工具對成品率結果進行優化(主要指對設計的優化)。如:設計中心法(Design?Centering),通過將設計參數值調整到參數值分布區域的中心,以避免工藝中的隨機擾動引起的對電路性能的影響,從而使成品率提高。?三?常用成品率設計算法?目前成品率分析及優化的方法大致可分為兩類,壹種是數值方法,根據電路方程的特點對成品率進行估算及優化,具有運算速度快、估計結果精確的特點,但是其靈活性差,難以應用於復雜電路中;另壹種是統計方法,主要是Monte?Carlo?方法及其改進方法,這種方法簡單靈活,可用於復雜電路的成品率分析及優化,但是其準確性依賴於仿真模型的準確性及仿真次數,而且其運算效率也與模型的復雜程度及仿真次數有關。?1.數值方法?基於數值算法(國外有的文獻也稱之為幾何算法)的成品率分析及優化技術的研究早在上世紀六七十年代已開展了大量研究,當時主要是針對電路中的成品率問題及容差分析等問題。隨著集成電路的出現,這些算法大多數也沿用於集成電路成品率的分析與優化中。數值方法具有運行效率高、計算精確等特點,目前仍在IC?設計中具有重要的地位。?基於數值方法的成品率分析算法的基本原理是:根據電路設計的性能指標及電路方程,計算出可以接受的電路(符合成品指標的電路)其設計參數的分布區域(以下簡稱可接受區),然後通過比較可接受區與電路設計參數在制造過程的誤差範圍的分布區(簡稱參數分布區),得出對當前設計參數下成品率的估計值,如果成品率過低,可以通過調整設計參數值,改變參數分布區,以提高成品率(成品率優化)。數值方法的原理雖然簡單,但是在實際的電路設計中,存在許多問題:壹是參數維數問題,電路參數往往多達幾十甚至上百個,要分析求解的可接受區域及參數分布區是壹個超橢圓(Hyperellipsoid),隨著電路參數的增加,電路分析的工作量成幾何指數增長,這為成品率的最終分析求解帶來很大困難。二是電路方程的復雜性,隨著IC?性能指標的提高,及新材料、新器件的應用,在分析中需考慮的因素也越來越多,如:耦合、色散、趨膚效應等,電路方程的求解難度大大增加,這可能導致最終的成品率問題無法求解。當然,可以采用壹些簡並公式和簡化方法進行處理,但是這將使成品率分析及優化結果的準確性在成品率問題中主要註重準確性,即結果與實際的壹致性,而不是精確性,即對精度要求並不太嚴格)大打折扣。三是響應函數的形狀問題,在成品率優化中,目前主要采用牛頓法、最小二乘法及其改進算法等,針對響應函數呈凸狀時,可以較快收斂,得到優化結果,而不適用於響應函數呈凹狀的情況。目前在成品率分析及優化中常用的算法有線性切割法、單純形逼近法、模擬退火法、拉丁方法、橢圓法(Ellipsoidal?technique?)等。?近年來,由於IC?技術的飛速發展,依靠純數值方法進行成品率的分析與優化方法,特別是在遇到高階微分方程求解及物理效應分析時,已經力不從心,在許多應用中受到了限制。隨著計算機技術的發展,建模仿真技術的大量應用,基於統計學技術的IC?成品率分析優化工具逐漸[工業電器網-cnelc]成為現在EDA?中的主流成品率工具。?2.統計學方法(統計設計方法)?基於統計學的成品率分析及優化算法(在有的文獻中稱之為統計設計方法)的核心是蒙特卡羅(Monte?Carlo?)方法。蒙特卡羅方法又稱為計算機隨機模擬方法,是壹種基於“隨機數”的計算方法。這壹方法源於美國在第壹次世界大戰中研制原子彈的“曼哈頓計劃”。該計劃的主持人之壹,數學家馮·諾伊曼用馳名世界的賭城——摩納哥的Monte?Carlo?——來命名這種方法,為它蒙上了壹層神秘色彩。其實Monte?Carlo?方法的基本思想很早以前就被人們所發現和利用,早在17?世紀,人們就知道用事件發生的“頻率”來決定事件的“概率”。19?世紀人們用投針試驗的方法來決定圓周率л。上世紀40?年代電子計算機的出現,特別是近年來高速電子計算機的出現,使得用數學方法在計算機上大量、快速地模擬這樣的試驗成為可能。?科技計算中的問題比這要復雜得多。比如金融衍生產品(期權、期貨、掉期等)的定價及交易風險估算,問題的維數(即變量的個數)可能高達數百甚至數千。對這類問題,難度隨維數的增加呈指數增長,這就是所謂的“維數的災難(Course?Dimensionality)”,傳統的數值方法難以對付(即使使用速度最快的計算機)。Monte?Carlo?方法能很好地用來對付維數的災難,因為該方法的計算復雜性不再依賴於維數。從而使得以前那些本來是無法計算的問題現在也能夠得到解決。以前,有許多電路成品率方法是建立在非線性規劃的基礎上的,如:線性切割法、單純形逼近法等。這些方法將成品率問題轉化為求解約束極值問題,雖然在數學模型建立方面相對比較簡單,但是計算上十分繁復。隨著電路產品規模的擴大,參與計算的電路參數越來越多,約束函數越來越復雜,這些方法已不適於電路成品率的計算。?隨著計算機技術的迅速發展,在上個世紀六七十年代出現了壹種新的電路成品率分析方法——蒙特卡羅成品率分析方法。這種方法根據蒙特卡羅方法的基本思想,通過計算機隨機模擬來計算電路產品的成品率,對於規模較大且比較復雜的電路可在較短的時間內得出分析結果,從而大大地提高了電路成品率分析的效率。蒙特卡羅成品率分析方法至今仍然是壹種普遍應用的電路成品率分析方法。?按蒙特卡羅法求出的成品率僅為實際成品率的近似統計估值,而且這壹近似統計估值與參數抽樣規模的大小有關。抽樣規模越大,統計估值越精確。壹般,為獲得合理的估值,需要進行上百次乃至千次試驗。這對大規模電路網絡來說,電路分析所花費的計算成本是相當可觀的,這壹點往往限制了蒙特卡羅法的應用範圍。單純應用蒙特卡羅法得不到最佳成品率、最佳額定參數及最佳容差。盡管如此,在電路的統計設計中,蒙特卡羅法仍是壹個最基本的方法,並且具有顯著的優點,如:雖然計算精度與抽樣規模成平方關系,但抽樣規模與待求參數的數量無關;方法本身比較簡單,易於編程;蒙特卡羅法與產品的可接受區的形狀即是否為凸域無關,這對於將此方法應用到成品率的最優化問題無疑是壹優點。由於上述優點,蒙特卡羅法至今在電路統計設計中仍然是被人們普遍應用的、強有力的方法。?基於蒙特卡羅方法的成品率算法的基本原理:首先根據電路中參數的特點對參數分布情況進行假設(壹般是具有特定參數的正態分布),利用計算機偽隨機數算法產生壹批服從於假設分布的樣本點,將樣本點值代入電路仿真模型,進行電路仿真,通過比較仿真結果與預定的成品合格指標,對合格樣本點進行統計,那麽合格樣本點數與總樣本點數的比值就是成品率的估計值。?雖然蒙特卡羅方法原理比較簡單,但是在實際應用中需要解決以下幾個關鍵問題:?2.1.假設分布與實際分布的壹致性。?由於電路參數的實際分布需要通過大量的測試才能獲得,所以在實際應用中往往采用假設分布代替實際分布,那麽假設分布狀況與實際分布的偏差大小成為成品率估計準確性的關鍵。而且實際應用中往往采用改進算法,這些算法大多根據假設的分布情況進行推導,以減少仿真次數。如果假設分布與實際分布之間差別較大,可能使最終成品率估計結果出現錯誤。?2.2.仿真次數。?目前在壹般的基於蒙特卡羅的成品率分析中仿真次數為200?次~2000?次。由於蒙特卡羅方法的精度與仿真次數的平方成正比,也就是說仿真次數越多,成品率估計越準確。然而,隨著仿真次數的增加,整個成品率分析的時間大大增加。尤其是針對比較復雜的電路,仿真壹次時間較長,可能造成壹次成品率分析需要幾天的時間,這為後面的成品率改進工作帶來極大的不便。仿真次數問題是影響成品率分析算法性能的關鍵問題,目前主要從兩個方面解決,壹是通過設計抽樣策略,通過對挑選具有參數分布特征的樣本點進行仿真,以減少仿真次數,如:系統抽樣法、重要抽樣法等。另壹種方法通過減少單次仿真時間來提高成品率分析效率,主要是根據電路的仿真模型的特征,構建快速模型代替原模型進行仿真,如:采用人工神經網絡方法、模糊邏輯方法、統計模型等。?2.3.模型精確性問題。?EDA?工具是建立在電路元器件模型的基礎上的,模型的精確性直接影響到仿真結果的精確性,同樣在成品率分析中,如果模型精度較差,則會造成分析結果不準確,甚至是錯誤的結果。?由於統計設計方法具有不受電路特征限制、方法簡單靈活、計算準確等特點,已成為面向高成品率設計EDA?技術中的重要組成部分,當前許多國際上著名的大型EDA?工具軟件如:Agilent?ADS、Cadence、Synopsys?等都集成了專門的統計學工具包或統計設計工具模塊,以滿足高成品率設計的要求。隨著集成電路技術的發展,設計難度的增大,基於統計設計方法的面向高成品率設計EDA?技術將在IC?設計中具有更好的用武之地。?四?發展前景?隨著IC?研發及制造企業的競爭日趨激烈,成品率問題作為影響企業經濟效益的關鍵因素,已成為IC?設計及制造企業提高產品市場競爭力的重要砝碼。目前在許多大型的IC?設計及制造企業配有專門的成品率團隊。而且出現了許多以解決成品率問題的集成電路設計服務公司。如PDF?Solutions?公司就是壹家專為晶圓廠和代工廠提供成品率優化解決方案的供應商,而且目前正有意向EDA?領域拓展,並推出了壹種工具pDfx,它可在數字IC?設計過程的物理綜合階段改善設計並提高成品率,預計該軟件的年使用費為15?萬美元。?EDA?工具開發方面更是掀起壹股熱潮,自2002?年以來幾乎每年都有新的成品率EDA?工具發布,如:2003?年ChipMD?公司推出成品率優化工具軟件DesignMD?,可根據加工數據統計和操作條件調整模擬/混合信號器件晶體管的尺寸,使成品率提高30%?,性能提高50%。該軟件可運行在Unix?和Linux?平臺下,其壹年使用期的定價為5?萬美元。而且近年來許多老牌的EDA?公司Cadence?、Synopsys?等也紛紛推出成品率優化工具包,如:Cadence?公司推出的Encounter?Diagnostics?工具,Silvaco?公司推出的SPayn?等。而且值得壹提是壹些小型EDA?公司單純以DFY(Design?for?Yield)?統計設計工具為產品,取得十分喜人的市場業績,如:ZKOM?公司的Crystal?Yield,?ChipMD?公司的DesignMD?等,由此可見基於統計技術的DFY?技術備受業界推崇,而且統計DFY-EDA?具有較好的市場前景。面向高成品率設計的EDA?工具已成為EDA?軟件業壹個新的增長點。?目前國內在這方面已開展了相當多的研究,如西安電子科技大學在缺陷導致的IC?功能成品率問題方面的研究、浙江大學在利用光學校正技術(OPC)改善IC?成品率的研究等都取得較好的成果。但是由於我們國內EDA?軟件產業發展起步較晚,目前國內具有自主知識產權的商用面向高成品率設計的EDA?工具尚不多見。我國集成電路產業正處於高速發展階段,當前進壹步開展面向高成品率設計的EDA?技術研究以及完善EDA?工具軟件的研制對提升我國集成電路技術水平及IC?設計制造企業競爭力具有十分重要的意義,而且對我國EDA?軟件產業的發展也具有巨大的推動作用。
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晶片內芯片布局對成品率的影響
通常,在晶片內芯片布局設計中總是要想辦法使每片晶片內含有最大的芯片數,從而具有最高的芯片生產率。然而芯片生產輸出產量還會受到很多其它因素的影響,特別是會受到分步重復曝光機的曝光時間和在探針臺上的測試的次數的影響。這就意味著這種晶片內芯片的某種布局策略不壹定會得到最高的成品率。WaferYield Inc.公司總結了16家集成電路制造企業的生產情況,經研究發明出了壹種較好的晶片內芯片布局方法,它能提高芯片成品率從而提高產量輸出。用這種方法可以使芯片成品率提高6%。
WaferYield公司總裁兼CEO的 Ron Sigura說:“我們發現,在壹片晶片上用兩種不同的芯片布局方法可以設計得到相同的芯片數目,但分步重復曝光機的產量輸出的差別可以高達18%。”他解釋說,平均而言分步重復曝光或掃描曝光機設備平均7%的產能是用於生產位於晶片邊緣處占芯片總數1%的芯片,而這些芯片的成品率很小。他們公司的WAMA (Wafer Mapping) 曝光場區/芯片區 布局系統能綜合考慮成品率、曝光機和測試設備的生產效率、投資成本和回報等因素,對各項參數能進行整體的優化,最後得到最優的芯片布局結果。“這種平衡式的布局方法可能不會使每片晶片上的芯片數目達到最大化,但是它將使整體的成品率和生產效率達到最大化。”
這壹研究方法顯示,大約有壹半的公司采用人工布局方法,而另壹半的公司則使用內部軟件來布局,使晶片上的芯片數最大化。在少數情況下,還會采用使Reticle內曝光場區總數最小化的排布策略。這種方法的出發點是假設所有Reticle曝光場區用到數目相同的掩摸版。然而,如WaferYield主席兼首席技術官Eitan Cadouri所說,今天,這種方法不再是正確的了,因為有些Reticle的曝光區域只包含CMP層(3到7層掩膜),而其它Reticle區域則包含了壹 套完整的掩膜版(16~30層掩膜)。CMP區所需要的曝光時間要比其他區域所需要的曝光時間少得多。此外,Cadouri還認為不是所有區域的曝光時間都是完全相同的。“在有些情況下要使用Blading技術,而Blading壹個Reticle區域要比正常的區域花更長的時間。“我們對分步重復曝光時間的模擬結果顯示,即使芯片數目完全壹樣,不同的布局方法其步進曝光所需要工藝時間也會有4~18%的差別。
在分步重復曝光機的曝光方面,他們對晶片邊緣處壹些芯片的曝光時間進行了重新評估,發現可以對提高部分生產效率起到壹定的作用。例如,如果分步重復曝光機的曝光光場壹次能曝光4個芯片的話,在晶片邊緣處進行曝光時,套準過程可能會花費更長的時間,或許其中的壹兩個芯片對成品率毫無貢獻,因為只有部分Reticle的圖形在晶片內。
至於測試方面,通常都是用戶先做好晶片內芯片的測量布局,然後生成相應的測試布局圖。而WAMA軟件卻能把測試時的壹些限制條件,在產生晶片測試布局圖時就事先考慮進去。
或許這種布局策略最大的優點是不需要改變任何生產工藝。它支持所有芯片制造商所使用的分步重復曝光機和掃描曝光機,並能幫助工程師對設計、制造、封裝和測試各個環節的操作。
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基於形態學和線性規劃方法的成品率增強方法
號上每壹點處對應結構元素的最大值;而灰度腐蝕是將結構元素緊貼在信號下方“滑動”,其原點刻畫出的軌跡。他們分別記為:f⊕g,fg。對灰度圖像的膨脹(或腐蝕)操作有兩種效果:如果結構元素的值都為正的,則輸出圖像會比輸人圖像亮(或暗);根據輸人圖像中暗(或亮)細節的灰度值以及它們的形狀相對於結構元素的關系,它們在運算中被消減或被除掉。灰度形學中的開閉運算都可以用來提取特征或平滑圖像。灰度圖像的開運算可以去掉圖像上與結構函數的形態不相吻合的凸結構,同時保留那些相吻合的凸結構;而閉運算則會填充那些圖像上與結構函數不相吻合的凹結構,同時保留那些相吻合的凹結構。
第五章 關鍵面積方法研究 21
第五章 關鍵面積方法研究
本章首先討論了關鍵面積概念和對成品率研究的意義,然後研究了現有的開路、短路關鍵面積基礎模型,分析了其不足之處並提出了改進的關鍵面積應用模型,在此基礎上設計了關鍵面積提取算法。最後研究了故障敏感度分析方法,論述了MC方法和關鍵面積方法在故障敏感度分析中的統壹性。
5.1 關鍵面積方法概述
集成電路對制造缺陷的敏感程度可用關鍵面積(Critical
Area)來描述,壹般認為關鍵面積的定義是:集成電路芯片上出現缺陷時必定導致電路產生故障的特殊區域的面積。利用關鍵面積的概念,某壹類制造缺陷在芯片上引起的平均故障數可以表示為:
Aav?D積,D是該類缺陷的平均缺陷密度。Aav可以表示為: (3.1) 其中λ是該類制造缺陷在芯片上引起的平均故障數,Aav是該類缺陷的平均關鍵面
(3.2) Aav?A(R)h(R)dRR0R其中A(R)是粒徑為的 缺陷在芯片上的關鍵面積,h(R)是該類缺陷的粒徑分布函RM
數,R0表示版圖最小線寬,RM為最大缺陷粒徑。關鍵面積的提出隱含了壹個重要的概念:制造過程中當壹個粒徑為R的缺陷出現在芯片上時,該缺陷並不壹定導致電路產生故障,能否導致故障取決於其位置是否在構成關鍵面積的特殊區域中。
a.缺陷落在關鍵區域中形成故障 b.缺陷不在關鍵區域中不導致故障
圖3.1導致電路故障的關鍵區域示意圖
關鍵面積決定缺陷是否導致故障的情形如圖3.1所示
22 基於形態學和線性規劃方法的成品率增強方法
5.2關鍵面積基礎模型研究
制造缺陷有很多種,但對電路產生的功能故障主要可分為導體層上的線條開路、短路以及導體層間的短路,其中開路故障主要由導體丟失物缺陷引起,而短路故障主要由導體冗余物缺陷引起,層間的短路主要有針孔缺陷等引起。根據每壹種缺陷產生故障的機理,需要相應的建立各種缺陷的關鍵面積模型。
圖 3.2 Y×X的芯片上壹條長L寬W的金屬線
5.2.1 開路關鍵面積基礎模型
考慮如圖3.2所示的簡單版圖模式,壹條長為L、寬為W(L>W)的金屬線澱積
Rc=R-W Ac(R)=(R-W)L
2W≤R W<R<2W
圖3.3 長金屬線開路關鍵區域
第五章 關鍵面積方法研究 23
於長為Y(Y?L)、寬為X的絕緣襯底上,考慮丟失物缺陷對該金屬造成開路的影響。丟失物缺陷要引起金屬線條開路必須滿足兩個條件,第壹,缺陷圓粒徑必須大於等於線條寬度;第二,缺陷圓的圓心必須落在如圖3.3所示的陰影區域中。當這兩個條件都滿足時,使缺陷圓心必須位於壹個長為L、寬為Rc的區域中,並且使金屬線條完全斷開,這種情況下Rc可和Ac(R)可表示為:
Rc?R?WAc(R)?Rc?L(3.3)
(R?W)L定義故障區域寬度Rc與芯片寬度W之比為故障核(相當於歸壹化故障率),記為K(R?W)。這樣,Ac(R)可表示為:
Ac(R)?AchipK(R?W)
(3.4)
圖 3.4 長金屬線開路故障核
其中Achip表示芯片面積。長金屬線的故障核如圖3.4所示,故障核可表示為:
0,?R?WK(R?W)?, X 1,0?R?WW?R?W?XR?W?X(3.5)24 基於形態學和線性規劃方法的成品率增強方法
圖3.5 長金屬線的開路故障核特性
由故障核可知,當R小於W時,丟失物缺陷是不能導致金屬線開路的,即故障率為0,當R?W?X時,說明缺陷粒徑比芯片寬度還大,則電路故障率達到最大。由(3.4)得到關鍵面積為:
0?R?W?0,(3.6) ?Ac(
R)?L(R?W),W?R?W?X
X?Y,R?W?X?當多條金屬線的開路情形時,如圖3.6所示的兩條相鄰金屬線條,在缺陷小於(2W?S)時,關鍵區域等於兩條金屬線關鍵區域之和,但當缺陷粒徑大於(2W?S)時,故障區域之間出現重疊區域,如圖3.8所示,重疊區域長度xov?R?(2W?S),
則故障區寬度為: (3.7) Rc?
2(R?W)?xov
圖 3.6 具有兩條導電線條的布線單元圖