DDR SDRAM控制器的軟核設計

實現數據的高速大容量存儲是數據采集系統中的壹項關鍵技術。本設計采用Altera 公司Cyclone系列的FPGA 完成了對DDR SDRAM 的控制，以狀態機來描述對DDR SDRAM 的各種時序操作，設計了DDR SDRAM 的數據與命令接口。用控制核來簡化對DDR SDRAM 的操作，並采用自頂至下模塊化的設計方法，將控制核嵌入到整個數據采集系統的控制模塊中，完成了數據的高速采集、存儲及上傳。使用開發軟件Quartus II 中內嵌的邏輯分析儀SignalTap II 對控制器的工作流程進行了驗證和調試。最終采集到的數據波形表明，完成了對DDR SDRAM 的突發讀寫操作，達到了預期設計的目標。

DDR SDRAM 是Double Data Rate SDRAM 的縮寫，即雙倍速率同步動態隨機存儲器。

DDR 內存是在SDRAM 內存基礎上發展而來的，能夠在時鐘的上升沿和下降沿各傳輸壹次數據，可以在與SDRAM 相同的總線時鐘頻率下達到更高的數據傳輸率。本設計中采用Altera 公司Cyclone 系列型號為EP1C6Q240C8 的FPGA 實現控制器，以Hynix 公司生產的型號為HY5DU121622B（L）TP 的DDR SDRAM 為存儲器，完成了對數據的高速大容量存儲。